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Eureka PARQ

Eureka Parity Coupling Hardware and Applications for Scalable Quantum Computing

Projektbeschreibung

Das Kernziel des Projekts ist die Demonstration der ParityQC-Architektur mit nativen 4-Körper-Kopplern auf einem supraleitenden Quantenchip. Dieser Chip wird im Rahmen eines Co-Design-Ansatzes entwickelt. Das Projekt zielt darauf ab, eine zentrale Einschränkung heutiger Quantenprozessoren zu überwinden: die begrenzte Konnektivität der Qubits. Viele kommerziell relevante Anwendungen, wie etwa Materialsimulationen oder die Wirkstoffforschung, erfordern stark vernetzte Qubit-Wechselwirkungen. Konventionelle Architekturen mit nur spärlichen Verbindungen zwischen Qubits stoßen hierbei an ihre Grenzen.
Die ParityQC-Architektur bietet hierfür einen neuartigen Ansatz: Anstatt Probleme über direkte Fernkopplungen zwischen Qubits abzubilden, werden sie über Paritätsbedingungen lokaler Wechselwirkungen dargestellt. Dies reduziert die Schaltkreiskomplexität, ermöglicht parallele Berechnungen und legt die Grundlage für Fehlertoleranz. Im Rahmen des Projekts werden skalierbare Konzepte entwickelt, die aufzeigen, wie sich die Technologie über kurzfristige Anwendungen hinaus zur Fehlerkorrektur von Qubits nutzen lässt, um einen klaren Weg hin zu fehlertolerantem Quantencomputing zu skizzieren.
Der zentrale technologische Baustein dieses Projekts ist die Integration der 4-Körper-Koppler in die ParityQC Architektur, die bei nativer Implementierung eine deutliche Reduktion der benötigten Gatter erlauben.
Die Leistungsfähigkeit des Chips wird im Vergleich zu etablierten Methoden anhand zweier Anwendungen bewertet: Simulationen von Gittereichtheorien und Quantenchemie unter Einsatz des Quantum Approximate Optimization Algorithm (QAOA), wobei der geplante Demonstrator 8 Daten-Qubits und 3 Ancilla-Qubits enthalten wird.
Das Projekt wird in enger Zusammenarbeit mit dem Niels-Bohr-Institut (Universität Kopenhagen) und Kvantify durchgeführt.

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